Разница между блоком и заявлением процесса в VHDL

Andrei спросил: 11 июня 2018 в 11:06 в: vhdl

Недавно я столкнулся с вопросом о блоке и структурах VHDL и не нашел объяснений в текстовых книгах или интернет-форумах.
Есть ли разница между блоком и инструкциями процесса в кодах ниже?

library IEEE;
use IEEE.std_logic_1164.all;entity example is
    port ( a, b, clock : in  std_logic;
           c           : out std_logic);
end entity;architecture rtl of example isbegin
    test_block : block (clock'event and clock = '1')
    begin
        c <= guarded a and b;
    end block test;
end rtl;

и
library IEEE;
use IEEE.std_logic_1164.all;entity example is
    port ( a, b, clock : in  std_logic;
           c           : out std_logic);
end entity;architecture rtl of example isbegin    test_proc : process (clock)
    begin
        if (clock'event and clock = '1') then
            c <= a and b;
        end if;
    end process test_proc;end rtl;

0 ответов